嵌入式高集成度DRAM+ECC电路纠错码的选择及性能评估.pdf

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2005年11月 第十四届全国半导体集成电路、硅材料学术会议 珠海 嵌入式高集成度DRAMECC电路纠错码的选 择及性能评估 赵欣，文,Jifl安，陈宏毅 (清华大学微电子所，北京，100084) 摘 要：本文比较了三种广泛应用于存储器的32-bitSEC-DED编码的性能和纠错能力 Ⅲ‘2m1，并根据电路，在以上编码的思想的基础上，提出了一种在编码延迟和多比特错误发 现率上有明显优势的编码，Fast(44，32)；同时对硬件实现的主要开销进行了评估。 I．引言 纠错码(ECO电路是一种非常有效的即时方法，用以增加高集成度DRAM电路的稳定 性和容错能力。随着半导体工艺快速向深亚微米的推进，DRAM的设计倾向更高的系统集成 errors 度和存储容量，与此相伴而来的是，对于临时性错误(如：由Q粒子引起的soft 等等)更加的敏感。ECC作为～种即时的容错方法越发的体现出了它在增加DRAM可靠性和 容错能力方面的优势。不同的纠错编码的选取会产生不同的硬件实现代价和效果。码长， 类型和硬件实现方法的不同会影响延时，面积和功耗等多方面电路性能指标。在半导体存 储器中应用较多的是SEC-DED码，目前广为使用的纠错码主要包括：Hsiaocodes(39，32)， Hsiaocodes(40，32)和extended Hamming(39，32)。 码可以纠正在一个码字中的单个比特错误，同时能够发现码字中的两个比特错误。对于 DRAM系统内部的嵌入式ECC电路来说，编码的选择相当重要，它不同于一般的ECC编码选 择。首先，要求ECC编码要具有相对简单的编码和解码电路，其中简单而适合硬件实现的 解码电路尤其重要。因而，通常使用分组纠错码来实现DRAM的ECC电路而非时序纠错码， 后者的复杂的编解码电路所带来的硬件和时间开销是高速DRAM所不能接受的。类似的， 分组纠错码中的循环码的实现需要线性反馈移位寄存器，它所带来的较长时间延时，也使 它不能为高速DRAM所采纳。这样，线性分组码就显现出极大的吸引力，其中的Hamming codes和Hsiao codes被广泛的应用在DRAMECC电路当中。本文所评估的SEC—DED码， 均是线性分组码。 II．SEC-DED码的组成和ECC电路架构： 现编解码的方便性，应选用系统型的。每一组特定的纠错码都可以与特定的生成矩阵占和 校验矩阵Ⅳ相对应。对于系统型的线性分组码，它的G和Ⅳ矩阵可以表达为如下形式： I-P】 (1) G=[Ik I (2) H=【PI Ir】 对于二进制的线性分组码(见肋，k是信息元的个数，／7是码字的长度且有，=／7一k。 P是一个，×七的二进制矩阵。若一纠错码有上面形式的∥矩阵和Ⅳ矩阵，则一个码字的 前k比特是数据比特，后，比特是校验比特。任何一个二进制的Ⅳ矩阵，是秩为，的，而 旦是都可咀通过变化而得到(2)中的形式的．即转变为系统型fsys}emat,Jn)的纠错码． 因为对于一个H矩阵来讲，它必然有，线性无关列，把它们放置到矩阵的最右端。将这个 ，列子矩阵的逆矩阵，与H左乘就可以得到变化后的系统型(systematic)矩阵。 一种纠错码的纠错能力是跟他的最小距离相联系的。一种纠错码能够纠正f个错误并 ．249： 2005年11月 第十四届全国半导体集成电路、硅材料学术会议 珠海 且发现t+1个错误，当且仅当它的码间最小距离d 2芒+l。SEC—DED码的最小距离是 4；同时，H矩阵的任意三列都是线性无关的。对于给定的信息比特七，一个SEC—DED码
2017年3月19日嵌入式高集成度DRAM+ECC电路纠错码的选择及性能评估.pdf,2005年11月 第十四届全国半导体集成电路、硅材料学术会议 珠海 嵌入式高集成度DRAMECC电路纠错码的选 择...嵌入式,集成度,电路,纠错,选择,性能,评估嵌入式高集成度DRAM+ECC电路纠错码的选择及性能评估.pdf,2005年11月 第十四届全国半导体集成电路、硅材料学术会议 珠海 嵌入式高集成度DRAMECC电路纠错码的选 择及性能评估 赵欣，文,Jifl安，陈宏毅 (清华大学微电子所，北京，100084) 摘 要：本文比较了三种广泛应用于存储器的32-bitSEC-DED编码的性能和纠错能力 Ⅲ‘2m1，并根据电路，在以上编码的思想的基础上，提出了一种在编码延迟和多比特错误发 现率上有明显优势的编码，Fast(44，32)；同时对硬件实现的主要开销进行了评估。 I．引言 纠错码(ECO电路是一种非常有效嵌入式高集成度DRAM+ECC电路纠错码的选择及性能评估.pdf